AMD Zen 5 サーバー CPU の噂は、最大 128 コア、最大 1.5 GB L3 キャッシュ、Turin-X、192 Zen 5C コアを搭載した Turin Dense

2023.05.16

Ryzen 8000のリークに加えて、AMDのZen 5およびZen 5Cを搭載したEPYC Turin、Turin-XおよびTurin-Dense CPUに関する情報も明らかになりました。

AMD、EPYC サーバー向けに少なくとも 5 つの Zen 5 および Zen 5C CPU ファミリを準備中 Turin、Turin-X、Turin-Dense、Turin AI、Sorano

繰り返しになりますが、これらの新しい噂は、次世代 EPYC CPU ファミリを指摘するムーアの法則は死んだ最新ロードマップから来ています。このロードマップでは、2024 年から 2025 年に予想される少なくとも 5 つの EPYC CPU ラインナップがカバーされています。AMD はすでにTurin を次世代 EPYC ファミリとして承認しており、Zen 5 と Zen 5C コアの両方を利用します。

Zen 5 搭載 AMD EPYC Turin および Turn-X: 最大 128 コア、4nm プロセス

最初のファミリからは、チップレット設計を採用し、最大 128 コア、256 スレッド、および最大 500 W の TDP を収容する AMD EPYC Turin (Classic) があり、特定の SKU では最大 600 W まで構成可能です (今日のギガバイトのリークで明らかになりました）。以前のリークでは、EPYC Turin チップが Zen 4 と同じ L2 および L3 キャッシュを備え、L1 キャッシュに小規模なアップグレードが加えられることが示されました。

大きな変更は、AMD が「ラダー」階層を利用すると予想される Zen 5 チップ上でキャッシュを配置する方法に発生します。このチップは2024年第1四半期までに生産開始される予定で、TSMC 4nmプロセスノードを利用する予定です。実際の発売は 2023 年の第 3 四半期までに行われる予定です。

次に、3D V キャッシュを搭載する AMD EPYC Turin-X チップを搭載します。これらのチップは、CCD あたり 64MB の 3D V キャッシュを保持します。これは、16 個の CCD と 512 MB の標準 L3 キャッシュで合計 1024 MB になります。合計で最大 1536 MB または 1.5 GB の L3 キャッシュ。コアあたり 1 MB または合計 128 MB の L2 キャッシュを組み合わせると、L1 キャッシュを除いた合計キャッシュは 1664 MB に増加します。これは、次期 Genoa-X CPU ファミリと比較して 33% 高いキャッシュです。

Zen 5C を搭載した AMD EPYC Turin Dense および Turin AI: 最大 192 コア、3nm プロセス

Zen 5C 側に話を移すと、まず、 Bergamoの後継となる AMD EPYC Turin Dense チップがあります。Turin Dense は今のところ正式な名前ではありませんが、最大 192 コア SKU で 3nm Zen 5C コアを利用すると予想されています。これらのチップは最大 500W TDP を搭載しますが、最も興味深いのは、標準的なトリノチップよりも先に生産が開始されると予想されていることです。MLIDは、これはAMDがIntelのSierra Forest 144コアチップと直接競合するために高速化しているためであり、同じく2024年前半に予定されていると述べている。

また、Turin AI として知られるセカンダリ Turin Dense チップもあり、同じ Zen 5C コアを搭載するものの AI チップレットを搭載すると予想されています。この特定の SKU に関する詳細はあまりありませんが、ザイリンクス IP が特定のアプリケーション向けの AI チップレットを強化することが期待できます。AMD はAI を戦略的最優先事項としており、AI を要求する顧客のために EPYC CPU 内に AI に特化したハードウェアをさらに組み込むことは理にかなっています。

最後に、Sorano として知られる AMD の Siena CPU の後継製品があります。AMD EPYC 8004 “Siena”ラインナップは、SP6 として知られる、より主流の低コスト/低 TCO/低電力プラットフォームで Zen 4/4C コアを利用します。6 チャネルのメモリをサポートし、96 個の PCIe 第 5 世代相互接続を備えています。これらのチップは最大 64 コアと 225W TDP を維持し、2024 年下半期に生産が開始され、2025 年中には出荷可能になる予定です。

AMDはこれまでのところ、さまざまなサーバーおよびデータセンター固有の発表の中心となる今後の「AMDデータセンターおよびAIテクノロジープレミア」を発表している。6 月に開催されるイベントで、今後の製品や今後の製品についてさらに詳しく聞けることを期待しています。

AMD EPYC CPU Families

FAMILY NAME	AMD EPYC VENICE	AMD EPYC TURIN	AMD EPYC SIENA	AMD EPYC BERGAMO	AMD EPYC GENOA-X	AMD EPYC GENOA	AMD EPYC MILAN-X	AMD EPYC MILAN	AMD EPYC ROME	AMD EPYC NAPLES
Family Branding	EPYC 11K?	EPYC 10K?	EPYC 8004	EPYC 9004	EPYC 9004	EPYC 9004	EPYC 7004	EPYC 7003	EPYC 7002	EPYC 7001
Family Launch	2025+	2024	2023	2023	2023	2022	2022	2021	2019	2017
CPU Architecture	Zen 6?	Zen 5	Zen 4	Zen 4C	Zen 4 V-Cache	Zen 4	Zen 3	Zen 3	Zen 2	Zen 1
Process Node	TBD	3nm TSMC?	5nm TSMC	4nm TSMC	5nm TSMC	5nm TSMC	7nm TSMC	7nm TSMC	7nm TSMC	14nm GloFo
Platform Name	TBD	SP5 / SP6	SP6	SP5	SP5	SP5	SP3	SP3	SP3	SP3
Socket	TBD	LGA 6096 (SP5) LGA XXXX (SP6)	LGA 4844	LGA 6096	LGA 6096	LGA 6096	LGA 4094	LGA 4094	LGA 4094	LGA 4094
Max Core Count	384?	128?	64	128	96	96	64	64	64	32
Max Thread Count	768?	256?	128	256	192	192	128	128	128	64
Max L3 Cache	TBD	TBD	256 MB?	TBD	1152 MB	384 MB	768 MB	256 MB	256 MB	64 MB
Chiplet Design	TBD	TBD	8 CCD's (1CCX per CCD) + 1 IOD	12 CCD's (1 CCX per CCD) + 1 IOD	12 CCD's (1 CCX per CCD) + 1 IOD	12 CCD's (1 CCX per CCD) + 1 IOD	8 CCD's with 3D V-Cache (1 CCX per CCD) + 1 IOD	8 CCD's (1 CCX per CCD) + 1 IOD	8 CCD's (2 CCX's per CCD) + 1 IOD	4 CCD's (2 CCX's per CCD)
Memory Support	TBD	DDR5-6000?	DDR5-5200	DDR5-5600?	DDR5-4800	DDR5-4800	DDR4-3200	DDR4-3200	DDR4-3200	DDR4-2666
Memory Channels	TBD	12 Channel (SP5) 6-Channel (SP6)	6-Channel	12 Channel	12 Channel	12 Channel	8 Channel	8 Channel	8 Channel	8 Channel
PCIe Gen Support	TBD	TBD	96 Gen 5	160 Gen 5	128 Gen 5	128 Gen 5	128 Gen 4	128 Gen 4	128 Gen 4	64 Gen 3
TDP (Max)	TBD	480W (cTDP 600W)	70-225W	320W (cTDP 400W)	400W	400W	280W	280W	280W	200W