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AMD Zen 5 サーバー CPU の噂は、最大 128 コア、最大 1.5 GB L3 キャッシュ、Turin-X、192 Zen 5C コアを搭載した Turin Dense

Ryzen 8000のリークに加えて、AMDのZen 5およびZen 5Cを搭載したEPYC Turin、Turin-XおよびTurin-Dense CPUに関する情報も明らかになりました。

AMD、EPYC サーバー向けに少なくとも 5 つの Zen 5 および Zen 5C CPU ファミリを準備中 Turin、Turin-X、Turin-Dense、Turin AI、Sorano

繰り返しになりますが、これらの新しい噂は、次世代 EPYC CPU ファミリを指摘するムーアの法則は死んだ最新ロードマップから来ています。このロードマップでは、2024 年から 2025 年に予想される少なくとも 5 つの EPYC CPU ラインナップがカバーされています。AMD はすでにTurin を次世代 EPYC ファミリとして承認しており、Zen 5 と Zen 5C コアの両方を利用します。

Zen 5 搭載 AMD EPYC Turin および Turn-X: 最大 128 コア、4nm プロセス

最初のファミリからは、チップレット設計を採用し、最大 128 コア、256 スレッド、および最大 500 W の TDP を収容する AMD EPYC Turin (Classic) があり、特定の SKU では最大 600 W まで構成可能です (今日のギガバイトのリークで明らかになりました)。以前のリークでは、EPYC Turin チップが Zen 4 と同じ L2 および L3 キャッシュを備え、L1 キャッシュに小規模なアップグレードが加えられることが示されました。

大きな変更は、AMD が「ラダー」階層を利用すると予想される Zen 5 チップ上でキャッシュを配置する方法に発生します。このチップは2024年第1四半期までに生産開始される予定で、TSMC 4nmプロセスノードを利用する予定です。実際の発売は 2023 年の第 3 四半期までに行われる予定です。

次に、3D V キャッシュを搭載する AMD EPYC Turin-X チップを搭載します。これらのチップは、CCD あたり 64MB の 3D V キャッシュを保持します。これは、16 個の CCD と 512 MB の標準 L3 キャッシュで合計 1024 MB になります。合計で最大 1536 MB または 1.5 GB の L3 キャッシュ。コアあたり 1 MB または合計 128 MB の L2 キャッシュを組み合わせると、L1 キャッシュを除いた合計キャッシュは 1664 MB に増加します。これは、次期 Genoa-X CPU ファミリと比較して 33% 高いキャッシュです。

Zen 5C を搭載した AMD EPYC Turin Dense および Turin AI: 最大 192 コア、3nm プロセス

Zen 5C 側に話を移すと、まず、 Bergamoの後継となる AMD EPYC Turin Dense チップがあります。Turin Dense は今のところ正式な名前ではありませんが、最大 192 コア SKU で 3nm Zen 5C コアを利用すると予想されています。これらのチップは最大 500W TDP を搭載しますが、最も興味深いのは、標準的なトリノ チップよりも先に生産が開始されると予想されていることです。MLIDは、これはAMDがIntelのSierra Forest 144コアチップと直接競合するために高速化しているためであり、同じく2024年前半に予定されていると述べている。

また、Turin AI として知られるセカンダリ Tu​​rin Dense チップもあり、同じ Zen 5C コアを搭載するものの AI チップレットを搭載すると予想されています。この特定の SKU に関する詳細はあまりありませんが、ザイリンクス IP が特定のアプリケーション向けの AI チップレットを強化することが期待できます。AMD はAI を戦略的最優先事項としており、AI を要求する顧客のために EPYC CPU 内に AI に特化したハードウェアをさらに組み込むことは理にかなっています。

最後に、Sorano として知られる AMD の Siena CPU の後継製品があります。AMD EPYC 8004 “Siena”ラインナップは、SP6 として知られる、より主流の低コスト/低 TCO/低電力プラットフォームで Zen 4/4C コアを利用します。6 チャネルのメモリをサポートし、96 個の PCIe 第 5 世代相互接続を備えています。これらのチップは最大 64 コアと 225W TDP を維持し、2024 年下半期に生産が開始され、2025 年中には出荷可能になる予定です。

AMDはこれまでのところ、さまざまなサーバーおよびデータセンター固有の発表の中心となる今後の「AMDデータセンターおよびAIテクノロジープレミア」を発表している。6 月に開催されるイベントで、今後の製品や今後の製品についてさらに詳しく聞けることを期待しています。

AMD EPYC CPU Families

FAMILY NAMEAMD EPYC VENICEAMD EPYC TURINAMD EPYC SIENAAMD EPYC BERGAMOAMD EPYC GENOA-XAMD EPYC GENOAAMD EPYC MILAN-XAMD EPYC MILANAMD EPYC ROMEAMD EPYC NAPLES
Family BrandingEPYC 11K?EPYC 10K?EPYC 8004EPYC 9004EPYC 9004EPYC 9004EPYC 7004EPYC 7003EPYC 7002EPYC 7001
Family Launch2025+202420232023202320222022202120192017
CPU ArchitectureZen 6?Zen 5Zen 4Zen 4CZen 4 V-CacheZen 4Zen 3Zen 3Zen 2Zen 1
Process NodeTBD3nm TSMC?5nm TSMC4nm TSMC5nm TSMC5nm TSMC7nm TSMC7nm TSMC7nm TSMC14nm GloFo
Platform NameTBDSP5 / SP6SP6SP5SP5SP5SP3SP3SP3SP3
SocketTBDLGA 6096 (SP5)
LGA XXXX (SP6)
LGA 4844LGA 6096LGA 6096LGA 6096LGA 4094LGA 4094LGA 4094LGA 4094
Max Core Count384?128?64128969664646432
Max Thread Count768?256?12825619219212812812864
Max L3 CacheTBDTBD256 MB?TBD1152 MB384 MB768 MB256 MB256 MB64 MB
Chiplet DesignTBDTBD8 CCD's (1CCX per CCD) + 1 IOD12 CCD's (1 CCX per CCD) + 1 IOD12 CCD's (1 CCX per CCD) + 1 IOD12 CCD's (1 CCX per CCD) + 1 IOD8 CCD's with 3D V-Cache (1 CCX per CCD) + 1 IOD8 CCD's (1 CCX per CCD) + 1 IOD8 CCD's (2 CCX's per CCD) + 1 IOD4 CCD's (2 CCX's per CCD)
Memory SupportTBDDDR5-6000?DDR5-5200DDR5-5600?DDR5-4800DDR5-4800DDR4-3200DDR4-3200DDR4-3200DDR4-2666
Memory ChannelsTBD12 Channel (SP5)
6-Channel (SP6)
6-Channel12 Channel12 Channel12 Channel8 Channel8 Channel8 Channel8 Channel
PCIe Gen SupportTBDTBD96 Gen 5160 Gen 5128 Gen 5128 Gen 5128 Gen 4128 Gen 4128 Gen 464 Gen 3
TDP (Max)TBD480W (cTDP 600W)70-225W320W (cTDP 400W)400W400W280W280W280W200W

(Source:wccftech)

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