(Source:wccftech)
CNETは、米国アリゾナ州にあるチップメーカーの工場42内でテストおよび製造されている、いくつかの次世代Intel Meteor Lake CPU、Sapphire Rapids Xeons、Ponte VecchioGPUの最初のダイショットをキャプチャすることに成功しました。
アリゾナ州の工場42でキャプチャされたIntelの次世代Meteor Lake CPU、Sapphire Rapids Xeons、Ponte VecchioGPUの輝かしいダイショット
ダイショットは、米国アリゾナ州にあるIntelの工場42を訪れたCNETのシニアレポーターであるStephenShanklandによってキャプチャされました。工場リケーションファクトリーが消費者、データセンター、および高性能コンピューティングセグメント向けに次世代チップを製造しているため、すべての魔法がここで起こります。工場42は、10nm（Intel 7）および7nm（Intel 4）プロセスノードで製造されたIntelの次世代チップを処理します。これらの次世代ノードを利用する主要製品には、Meteor Lakeクライアントプロセッサ、Sapphire Rapids Xeonプロセッサ、HPC用のPonte Vecchio GPUなどがあります。
最初に話題になる製品はMeteor Lakeです。2023年にクライアントデスクトップPCに向かうと、Meteor Lake CPUはIntelの最初の真のマルチチップレット設計になります。CNETは、Intelが2021年のArchitecture Dayイベントでからかったレンダリングと非常によく似た、最初のMeteor Lakeテストチップのショットを何とか取得しました。上の写真のMeteor Lakeテスト車両は、Forverosのパッケージデザインが正しく期待どおりに機能することを確認するために使用されています。Meteor Lake CPUは、IntelのForverosパッケージングテクノロジーを利用して、チップに統合されたさまざまなコアIPを相互接続します。
Intel Meteor Lake test chips prepare Chipzilla for the final production of next-gen Core CPUs. (Image Credits: CNET)
Intel Meteor Lake test chips prepare Chipzilla for the final production of next-gen Core CPUs. (Image Credits: CNET)
Intel Meteor Lake test chips prepare Chipzilla for the final production of next-gen Core CPUs. (Image Credits: CNET)
ダイには、同じ基板上で互いに接続された4つのチップレットがあります。Intelがレンダリングで示した内容に基づいて、一番上のダイはコンピューティングタイル、中央のタイルはSOC-LPタイル、一番下のダイはGPUタイルである必要があります。ただし、ダイのサイズに基づいて、それはうまくいきません。中央のダイはコアを収容するメインのコンピューティングタイルであり、その下の小さいダイはIOを含むSOC-LPタイルである可能性があります。一番上のダイはGPUである必要があり、その隣の小さいダイは別のキャッシュまたは別のIOタイルである可能性があります。これらはテストチップであり、最終的な設計が異なる可能性があるため、これは今のところ純粋な推測です。
また、対角300mmのMeteor Lakeテストチップウェーハを最初に見てみましょう。ウェーハは、チップ上の相互接続が意図したとおりに機能することを確認するために、ダミーダイであるテストチップで構成されています。IntelはすでにMeteor Lake Compute CPUタイルのパワーオンを達成しているため、最終的なチップは2022年中に生産され、2023年に発売される予定です。
第14世代Meteor Lake 7nmCPUについて
IntelのデスクトップおよびモビリティCPUのMeteor Lakeラインは、Coveコアアーキテクチャの新しいラインに基づくと予想されるという事実など、Intelからすでにいくつかの詳細を入手しています。これはRedwood Coveとして知られていると噂されており、7nmEUVプロセスノードに基づいています。Redwood Coveは、さまざまな工場で製造できることを意味する、不可知論的なノードになるようにゼロから設計されていると言われています。TSMCがRedwood Coveベースのチップのバックアップまたは部分的なサプライヤであると指摘している参考文献があります。これは、IntelがCPUファミリの複数の製造プロセスを述べている理由を教えてくれるかもしれません。
Meteor Lake CPUは、おそらくIntelがリングバス相互接続アーキテクチャに別れを告げる最初のCPU世代である可能性があります。Meteor Lakeは完全に3Dスタックされた設計であり、外部工場から供給されたI / Oダイを利用できるという噂もあります（TSMCが再び目撃されました）。IntelはCPU上のFoveros Packaging Technologyを公式に利用して、チップ上のさまざまなダイ（XPU）を相互接続することが強調されています。これは、第14世代チップの各タイルを個別に参照するIntelとも一致します（Compute Tile = CPUCores）。
Meteor LakeデスクトップCPUファミリは、Alder LakeおよびRaptor Lakeプロセッサで使用されているのと同じソケットであるLGA1700ソケットのサポートを維持することが期待されています。DDR5メモリとPCIeGen5.0のサポートが期待できます。プラットフォームはDDR5とDDR4メモリの両方をサポートし、メインストリーム層と予算層のオプションはDDR4メモリDIMMに対応し、プレミアムおよびハイエンド製品はDDR5 DIMMに対応します。このサイトには、モビリティプラットフォームを対象としたMeteor Lake-PとMeteor Lake-Mの両方のCPUもリストされています。
Intel Mainstream Desktop CPU Generations Comparison
| Intel CPU Family | Processor Process | Processors Cores/Threads (Max) | TDPs | Platform Chipset | Platform | Memory Support | PCIe Support | Launch |
|---|---|---|---|---|---|---|---|---|
| Sandy Bridge (2nd Gen) | 32nm | 4/8 | 35-95W | 6-Series | LGA 1155 | DDR3 | PCIe Gen 2.0 | 2011 |
| Ivy Bridge (3rd Gen) | 22nm | 4/8 | 35-77W | 7-Series | LGA 1155 | DDR3 | PCIe Gen 3.0 | 2012 |
| Haswell (4th Gen) | 22nm | 4/8 | 35-84W | 8-Series | LGA 1150 | DDR3 | PCIe Gen 3.0 | 2013-2014 |
| Broadwell (5th Gen) | 14nm | 4/8 | 65-65W | 9-Series | LGA 1150 | DDR3 | PCIe Gen 3.0 | 2015 |
| Skylake (6th Gen) | 14nm | 4/8 | 35-91W | 100-Series | LGA 1151 | DDR4 | PCIe Gen 3.0 | 2015 |
| Kaby Lake (7th Gen) | 14nm | 4/8 | 35-91W | 200-Series | LGA 1151 | DDR4 | PCIe Gen 3.0 | 2017 |
| Coffee Lake (8th Gen) | 14nm | 6/12 | 35-95W | 300-Series | LGA 1151 | DDR4 | PCIe Gen 3.0 | 2017 |
| Coffee Lake (9th Gen) | 14nm | 8/16 | 35-95W | 300-Series | LGA 1151 | DDR4 | PCIe Gen 3.0 | 2018 |
| Comet Lake (10th Gen) | 14nm | 10/20 | 35-125W | 400-Series | LGA 1200 | DDR4 | PCIe Gen 3.0 | 2020 |
| Rocket Lake (11th Gen) | 14nm | 8/16 | 35-125W | 500-Series | LGA 1200 | DDR4 | PCIe Gen 4.0 | 2021 |
| Alder Lake (12th Gen) | Intel 7 | 16/24 | 35-125W | 600 Series | LGA 1700 | DDR5 | PCIe Gen 5.0 | 2021 |
| Raptor Lake (13th Gen) | Intel 7 | 24/32 | 35-125W | 700-Series | LGA 1700 | DDR5 | PCIe Gen 5.0 | 2022 |
| Meteor Lake (14th Gen) | Intel 4 | TBA | 35-125W | 800 Series? | LGA 1700 | DDR5 | PCIe Gen 5.0? | 2023 |
| Arrow Lake (15th Gen) | Intel 4? | 40/48 | TBA | 900-Series? | TBA | DDR5 | PCIe Gen 5.0? | 2024 |
| Lunar Lake (16th Gen) | Intel 3? | TBA | TBA | 1000-Series? | TBA | DDR5 | PCIe Gen 5.0? | 2025 |
| Nova Lake (17th Gen) | Intel 3? | TBA | TBA | 2000-Series? | TBA | DDR5? | PCIe Gen 6.0? | 2026 |
Xeonデータセンターおよびサーバー用のIntel7 Powered Sapphire Rapids CPU
また、Intel Sapphire Rapids-SP Xeon CPU基板、チップレット、およびフルパッケージデザイン（標準およびHBMの両方）についても詳しく説明します。標準は、コンピューティングチップレットを組み込む4つのタイルを備えています。HBMパッケージには4つのピン配置もあります。チップは、各ダイの端にある小さな長方形のバーであるEMIB相互接続を介して、8つのチップレットすべて（4つのコンピューティング/ 4つのHBM）と通信します。
A substrate of the Intel Sapphire Rapids-SP Xeon CPU with HBM2e memory. (Image Credits: CNET)
最終製品を以下に示します。中央に4つのXeon Computeタイルがあり、側面に4つの小さなHBM2パッケージがあります。Intelは最近、Sapphire Rapids-SP Xeon CPUがCPUに最大64GBのHBM2eメモリを搭載することを確認しました。これは、ここに示されている本格的なCPU設計であり、2022年までに次世代データセンターに導入する準備ができていることを示しています。
The final 4th Gen Sapphire Rapids-SP Xeon CPU with its multi-chiplet design housing Compute & HBM2e tiles. (Image Credits: CNET)
第4世代Intel Sapphire Rapids-SP Xeonファミリについて
Intelによると、Sapphire Rapids-SPには、標準構成とHBM構成の2つのパッケージバリエーションがあります。標準は、約400mm2のダイサイズを特徴とする4つのXCCダイで構成されるチップレット設計を特徴とします。これは、単一のXCCダイのダイサイズであり、上部のSapphire Rapids-SP Xeonチップには合計4つあります。各ダイは、55uのピッチサイズと100uのコアピッチを持つEMIBを介して相互接続されます。
標準のSapphire Rapids-SP Xeonチップは10個のEMIB相互接続を備え、パッケージ全体の測定値は4446mm2です。HBM製品に移行すると、14に位置し、HBM2Eメモリをコアに相互接続するために必要な相互接続の数が増えています。
4つのHBM2Eメモリパッケージは8-Hiスタックを備えているため、Intelはスタックあたり少なくとも16 GBのHBM2Eメモリを使用し、Sapphire Rapids-SPパッケージ全体で合計64GBを使用します。パッケージについて言えば、HBM製品は非常識な5700mm2、つまり標準製品より28％大きいサイズで測定されます。最近リークされたEPYC Genoa番号と比較すると、Sapphire Rapids-SPのHBM2Eパッケージは5％大きくなり、標準パッケージは22％小さくなります。
- Intel Sapphire Rapids-SP Xeon（標準パッケージ） -4446mm2
- Intel Sapphire Rapids-SP Xeon（HBM2Eパッケージ） -5700mm2
- AMD EPYCジェノア（12 CCDパッケージ） -5428mm2
Intelはまた、EMIBリンクは、標準のパッケージ設計と比較して、帯域幅密度が2倍向上し、電力効率が4倍向上すると述べています。興味深いことに、Intelは最新のXeonラインナップを論理的にモノリシックと呼んでいます。つまり、シングルダイと同じ機能を提供する相互接続を指しますが、技術的には、相互接続される4つのチップレットがあります。
Intel Xeon SP Families
| Family Branding | Skylake-SP | Cascade Lake-SP/AP | Cooper Lake-SP | Ice Lake-SP | Sapphire Rapids | Emerald Rapids | Granite Rapids | Diamond Rapids |
|---|---|---|---|---|---|---|---|---|
| Process Node | 14nm+ | 14nm++ | 14nm++ | 10nm+ | Intel 7 | Intel 7 | Intel 4 | Intel 3? |
| Platform Name | Intel Purley | Intel Purley | Intel Cedar Island | Intel Whitley | Intel Eagle Stream | Intel Eagle Stream | Intel Mountain Stream Intel Birch Stream | Intel Mountain Stream Intel Birch Stream |
| MCP (Multi-Chip Package) SKUs | No | Yes | No | No | Yes | TBD | TBD (Possibly Yes) | TBD (Possibly Yes) |
| Socket | LGA 3647 | LGA 3647 | LGA 4189 | LGA 4189 | LGA 4677 | LGA 4677 | LGA 4677 | TBD |
| Max Core Count | Up To 28 | Up To 28 | Up To 28 | Up To 40 | Up To 56? | TBD | Up To 120? | TBD |
| Max Thread Count | Up To 56 | Up To 56 | Up To 56 | Up To 80 | Up To 112? | TBD | Up To 240? | TBD |
| Max L3 Cache | 38.5 MB L3 | 38.5 MB L3 | 38.5 MB L3 | 60 MB L3 | TBD | TBD | TBD | TBD |
| Memory Support | DDR4-2666 6-Channel | DDR4-2933 6-Channel | Up To 6-Channel DDR4-3200 | Up To 8-Channel DDR4-3200 | Up To 8-Channel DDR5-4800 | Up To 8-Channel DDR5-5200? | TBD | TBD |
| PCIe Gen Support | PCIe 3.0 (48 Lanes) | PCIe 3.0 (48 Lanes) | PCIe 3.0 (48 Lanes) | PCIe 4.0 (64 Lanes) | PCIe 5.0 (80 lanes) | PCIe 5.0 | PCIe 6.0? | PCIe 6.0? |
| TDP Range | 140W-205W | 165W-205W | 150W-250W | 105-270W | Up To 350W? | TBD | TBD | TBD |
| 3D Xpoint Optane DIMM | N/A | Apache Pass | Barlow Pass | Barlow Pass | Crow Pass | Crow Pass? | Donahue Pass? | Donahue Pass? |
| Competition | AMD EPYC Naples 14nm | AMD EPYC Rome 7nm | AMD EPYC Rome 7nm | AMD EPYC Milan 7nm+ | AMD EPYC Genoa ~5nm | AMD Next-Gen EPYC (Post Genoa) | AMD Next-Gen EPYC (Post Genoa) | AMD Next-Gen EPYC (Post Genoa) |
| Launch | 2017 | 2018 | 2020 | 2021 | 2022 | 2023? | 2023? | 2024? |
HPC向けIntel7 Powered Ponte Vecchio GPU
最後に、次世代HPCソリューションであるIntel Ponte Vecchio GPUの素晴らしい展望をご覧ください。Ponte Vecchioは、このチップが搭載する設計哲学と非常識な計算能力に関する優れた情報を提供してくれたRajaKoduriのリーダーシップの下で設計および作成されました。
Intel’s Ponte Vecchio is a gold mine of chiplets, housing over 47 different tiles on the same package. (Image Credits: CNET)
Intel 7 Powered Ponte Vecchio GPUについて
Ponte Vecchioに移り、Intelは、128 Xeコア、128 RTユニット、HBM2eメモリ、合計8つのXe-HPC GPUなど、主力データセンターGPUのいくつかの主要機能の概要を説明しました。このチップは、EMIB相互接続を介して接続する2つの別々のスタックに最大408MBのL2キャッシュを備えています。このチップは、Intel独自の「Intel7」プロセスとTSMCのN7 / N5プロセスノードに基づく複数のダイを備えています。
Intel’s Ponte Vecchio is a gold mine of chiplets, housing over 47 different tiles on the same package. (Image Credits: CNET)
Intelは以前、Xe-HPCアーキテクチャに基づく主力製品のPonte Vecchio GPUのパッケージとダイサイズについても詳しく説明しました。チップは、スタックごとに16のアクティブダイを備えた2つのタイルで構成されます。アクティブなトップダイの最大サイズは41mm2になりますが、「計算タイル」とも呼ばれるベースダイのサイズは650mm2になります。以下に、Ponte Vecchio GPUが利用するすべてのチップレットとプロセスノードがあります。
- Intel 7nm
- TSMC 7nm
- Foveros3Dパッケージ
- EMIB
- 10nm強化スーパーフィン
- ランボキャッシュ
- HBM2
以下は、IntelがPonteVecchioチップで47タイルに到達する方法です。
- 16 Xe HPC（内部/外部）
- 8ランボー（内部）
- 2台の車両ベース（内部）
- 11 EMIB（内部）
- 2台の車両リンク（外部）
- 8 HBM（外部）
Ponte Vecchio GPUは、8つのHBM 8-Hiスタックを使用し、合計11のEMIB相互接続を含みます。Intel Ponte Vecchioパッケージ全体のサイズは4843.75mm2です。またのためのバンプピッチと述べられているMeteor Lake CPU高密度3D Forverosパッケージを使用しては36Uになります。
The Ponte Vecchio GPU will be competing against NVIDIA and AMD HPC GPUs in 2022. (Image Credits: CNET)
Ponte Vecchio GPUは1チップではなく、いくつかのチップの組み合わせです。これはチップレットの原動力であり、GPU / CPUに最も多くのチップレットを搭載しています。正確には47です。そして、これらは1つのプロセスノードだけに基づいているのではなく、ほんの数日前に詳しく説明したように、いくつかのプロセスノードに基づいています。
Next-Gen Data Center GPU Accelerators.xlsx
| GPU Name | AMD Instinct MI200 | NVIDIA Hopper GH100 | Intel Xe HPC |
|---|---|---|---|
| Flagship Product | AMD Instinct MI250X | NVIDIA H100 | Intel Ponte Vecchio |
| Packaging Design | MCM (Infinity Fabric) | MCM (NVLINK) | MCM (EMIB + Forveros) |
| GPU Architecture | Aldebaran (CDNA 2) | Hopper GH100 | Xe-HPC |
| GPU Process Node | 6nm | 5nm? | 7nm (Intel 4) |
| GPU Cores | 14080 | 18,432? | 32,768? |
| GPU Clock Speed | 1700 MHz | TBA | TBA |
| L2 / L3 Cache | 2 x 8 MB | TBA | 2 x 204 MB |
| FP16 Compute | 383 TOPs | TBA | TBA |
| FP32 Compute | 95.7 TFLOPs | TBA | ~45 TFLOPs (A0 Silicon) |
| FP64 Compute | 47.9 TFLOPs | TBA | TBA |
| Memory Capacity | 128 GB HBM2E | 128 GB HBM2E? | TBA |
| Memory Clock | 3.2 Gbps | TBA | TBA |
| Memory Bus | 8192-bit | 8192-bit? | 8192-bit |
| Memory Bandwidth | 3.2 TB/s | ~2.5 TB/s? | 5 TB/s |
| Form Factor | Dual Slot, Full Length / OAM | Dual Slot, Full Length / OAM | OAM |
| Cooling | Passive Cooling | Passive Cooling | Passive Cooling |
| Liquid Cooling | Liquid Cooling | Liquid Cooling | |
| TDP | Q4 2021 | 2H 2022 | 2022-2023? |
Intelの工場42は、間もなく次の工場52および工場62と統合され、次の製品を生産する予定です。IntelのCEOであるPatGelsingerは、すでに9月に生産を着手しました。ここで、次世代のサブIntel 7製品の生産を見ることができます。
Intel Process Roadmap.xlsx
| Process Name | Intel 10nm SuperFin | Intel 7 | Intel 4 | Intel 3 | Intel 20A | Intel 18A |
|---|---|---|---|---|---|---|
| Production | In High-Volume (Now) | In Volume (Now) | 2H 2022 | 2H 2023 | 2H 2024 | 2H 2025 |
| Perf/Watt (over 10nm ESF) | N/A | 10-15% | 0.2 | 0.18 | >20%? | TBA |
| EUV | N/A | N/A | Yes | Yes | Yes | High-NA EUV |
| Transistor Architecture | FinFET | Optimized FinFET | Optimized FinFET | Optimized FinFET | RibbonFET | Optimized RibbonFET |
| Products | Tiger Lake | Alder Lake | Meteor Lake | Lunar Lake? | TBA | TBA |
| Sapphire Rapids | Granite Rapids | Diamond Rapids? | TBA | TBA | ||
| Xe-HPG? | Xe-HPC / Xe-HP? | TBA | TBA | TBA |
