AMD の第 2 世代 3D V-Cache テクノロジーは、最大 2.5 TB/秒の帯域幅を提供

同社が公開した画像の 1 つは、次世代の 3D V-Cache 向けの新しい I/O ダイの初見でした。この新しい I/O ダイは、最新の Ryzen 7000 X3D “Raphael” CPU に搭載されています。

AMD は、非 X3D パーツに対して L3 キャッシュにさらに追加し、1 つのチップレットで最大 96 MB のサイズをもたらし、7nm プロセスノードテクノロジに基づいています。L3 キャッシュは、5nm Zen 4 コアコンプレックスダイ (CCD) 上にスタックされます。次世代のキャッシュダイは小さくなりますが、同じトランジスタ数が維持されます。ただし、トランジスタ密度は元の 114.6 MTr/mm² から 130.6 MTr/mm² に増加し、2.5 TB/s のより高い帯域幅に達し、5800X3D 設計から 25% の改善に相当します。

同社はThrough Silicon Vias (TSV) 接続領域を半分のサイズに調整しました。Zen 4 の CCD は現在、Ryzen 7000 X3D コンシューマプロセッサと EPYC 9004 サーバー/ワークステーション CPU に搭載されています。現在、I/O ダイは、リリース時にコンシューマモデルとサーバーモデル用に変更され、2 つのグローバルメモリインターコネクトポートを備えているため、3 つの CCD を同時に使用する構成が不要になります。

新しいダイは、128 ビットの DDR5 物理層 (PHY) と、32 ビットチャネルあたり 8 ビットの 32 ビットエラー訂正コードメモリ (ECC) も提供し、PCIe 5.0 物理層の 28 倍であり、これは PCIe 5.0 よりも 4 少ない。オンデマンドの Zen 1/2/3 計算統合、または cIOD。最後に、チップレットは 128 のシェーダーコアを提供する予定です。