AMD Zen 5 コア アーキテクチャは、次世代 CPU の IPC を高めるのに役立つ、完全に作り直されたキャッシュ設計を備えていると噂されています。
AMDの次世代Zen 5 CPUは、コアあたりのL2キャッシュを増量し、「ラダー」共有キャッシュを作り直したとの噂
この噂は、AMD の次世代 Zen 5 アーキテクチャに関する最新情報を共有したAdoredTVからのものです。AMD の Zen 4 アーキテクチャはまだ完全には完成していませんが、同社は初期のプロトタイプの最初の Zen 5 サンプルをすでにラボに持っています。
内部で「 Nirvana 」というコードネームが付けられている AMD Zen 5 コア アーキテクチャは、2020 年から 2021 年にかけて開発が開始されました。最初の Zen 5 製品は 2024 年にリリースされる予定で、最近のレポートに基づいて、ゼロから完全に構築されます。これは完全に新しい設計であるため、内部の CPU アーキテクチャにいくつかの大きな変更が加えられる可能性があり、技術アウトレットの AdoredTV が変更の可能性について詳しく説明しています。
AMD’s Zen 5 CPU cores are rumored to feature a brand-new cache design. (Image Credits; AdoredTV)
AMD’s Zen 5 CPU cores are rumored to feature a brand-new cache design. (Image Credits; AdoredTV)AMD の Zen 5 CPU コア アーキテクチャについて噂されている最初の大きな変更点は、新しい「ラダー」共有キャッシュの使用です。初期の Zen アーキテクチャでは、L3 キャッシュが 2 つの 16 MB ブロックに分割され、各 CCD 内の 2 つの CCX によって共有されていました。各 CCX は、16 MB の L3 キャッシュ プールにしかアクセスできませんでした。
Zen 3 では、AMD はこれを変更し、デュアル CCX を、リング構成でダイ内の 8 つのコアすべてに接続された共有 32 MB L3 キャッシュ プールを備えた単一の CCX に落としました。AMD は Zen 4 チップで同じ設計を維持しましたが、Zen 5 では、これが新しい 32 MB の L3「ラダー」キャッシュに再び変更されると噂されています。リング相互接続の設計 ここに示されている図は、新しい L3 キャッシュ構造がどのように機能するかを視覚的に示すためのものであり、L3 キャッシュが 32 MB に固執するか、ブーストされるかはわかりません。
Image Credits: AdoredTV
後押しされると噂されているのは、L2 キャッシュです。AdoredTV は、各 AMD Zen 5 CPU コアの L2 キャッシュが増加すると述べています。彼らの情報源によると、AMD はコア チップごとに 2 MB と 3 MB の両方の L2 キャッシュをラボに搭載しているが、Zen 5 のパーツである場合とそうでない場合があります。それらが Zen 5 チップである場合、これは既存の Zen 4 コアに搭載されているコアあたり 1 MB のキャッシュに対して、それぞれ 2 倍および 3 倍のブーストになります。
AMD Zen 5 CPU コアのこの増加したキャッシュは、コアあたり 2 MB の L2 キャッシュで最大 4% の IPC ゲインを提供し、コアあたり 3 MB の L2 キャッシュで 7% の IPC ゲインを提供することで、IPC にも直接利益をもたらします。メリットはマルチスレッド ワークロードで評価され、シングルスレッド ワークロードでは 1% またはわずかな IPC のメリットが得られる可能性があります。前述のように、コアあたりのキャッシュを追加してもレイテンシは影響を受けませんが、これはすべてチップの発売時にテストして確認する必要があり、それはまだ1年先です。
2024 年の AMD Zen 5 は、まったく新しいマイクロアーキテクチャを備えた V キャッシュとコンピューティングのバリアントを搭載
AMD はこれまでのところ、新しい Zen 5 アーキテクチャが 2024 年に発売されることを確認しています。Zen 5 CPU には 3 つのフレーバー (Zen 5 / Zen 5 V-Cache / Zen 5C) があり、チップ自体はゼロから設計されています。統合された AI と機械学習の最適化とともに、強化されたパフォーマンスと効率、再パイプライン化されたフロントエンド、幅広い問題の提供に焦点を当てた、まったく新しいマイクロアーキテクチャです。Zen 5 CPU の主な機能には次のようなものがあります。
- パフォーマンスと効率の向上
- 再パイプライン化されたフロント エンドとワイド イシュー
- 統合された AI と機械学習の最適化
AMD の Zen 5 CPU コア アーキテクチャについて、 Jim Keller が共有するパフォーマンス、周波数、および電力の見積もりがありましたが、設計自体は今のところまだ謎です。このアーキテクチャは、デスクトップ向けのRyzen 8000「Granite Ridge」、モバイル向けのRyzen 8000「Strix Point」および「Fire Range」 、サーバー向けのEPYC「Turin」など、複数のCPUファミリに来年搭載される予定です。
AMD Zen CPU / APU Roadmap
| ZEN ARCHITECTURE | ZEN 1 | ZEN+ | ZEN 2 | ZEN 3 | ZEN 3+ | ZEN 4 | ZEN 5 | ZEN 6 |
|---|---|---|---|---|---|---|---|---|
| Core Codename | Zen | Zen+ | Valhalla | Cerebrus | Warhol | Persphone | Nirvana | Morpheus |
| CCD Codename | N/A | N/A | Aspen Highlands | Brekenridge | TBC | Durango | Eldora | TBA |
| Process Node | 14nm | 12nm | 7nm | 7nm | 6nm | 5nm/4nm | 4nm/3nm | 3nm/2nm? |
| Server | EPYC Naples (1st Gen) | N/A | EPYC Rome (2nd Gen) | EPYC Milan (3rd Gen) | N/A | EPYC Genoa (4th Gen) EPYC Siena (4th Gen) EPYC Bergamo (4th Gen) | EPYC Turin (6th Gen) | EPYC Venice (7th Gen) |
| High-End Desktop | Ryzen Threadripper 1000 (White Haven) | Ryzen Threadripper 2000 (Coflax) | Ryzen Threadripper 3000 (Castle Peak) | Ryzen Threadripper 5000 (Chagal) | N/A | Ryzen Threadripper 7000 (Storm Peak) | TBA | TBA |
| Mainstream Desktop CPUs | Ryzen 1000 (Summit Ridge) | Ryzen 2000 (Pinnacle Ridge) | Ryzen 3000 (Matisse) | Ryzen 5000 (Vermeer) | Ryzen 6000 (Warhol / Cancelled) | Ryzen 7000 (Raphael) | Ryzen 8000 (Granite Ridge) | TBA |
| Mainstream Desktop . Notebook APU | Ryzen 2000 (Raven Ridge) | Ryzen 3000 (Picasso) | Ryzen 4000 (Renoir) Ryzen 5000 (Lucienne) | Ryzen 5000 (Cezanne) Ryzen 6000 (Barcelo) | Ryzen 6000 (Rembrandt) | Ryzen 7000 (Phoenix) | Ryzen 8000 (Strix Point) | TBA |
| Low-Power Mobile | N/A | N/A | Ryzen 5000 (Van Gogh) Ryzen 6000 (Dragon Crest) | TBA | TBA | TBA | TBA | TBA |
(Source:wccftech)
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