AMD 第二世代EPYC 合計9ダイ構成?!

AMDの第2世代EPYCである「Rome」に関する噂がここ数か月間流れています。その1つに「Rome」はCCXの規模を拡大したものではなく、よりMulti-chip moduleのアプローチを推し進めたものになるとのことです。この噂通りであれば、1つのCPUダイにより多くのコアを搭載する必要はないものの、Fabricの働きがよりいっそう重要になります。

現在のEPYC及びRyzenは8コアの213mm2のダイが基本です。1つのダイには4コアのCCXが2つ搭載されている。EPYCでは4つのダイを用い、32コアを実現します。
このように、より小型のチップを用いる手法はAMD自身が1年前に示唆していました。その背景として7nmプロセスが高コストであることあります。大型のダイはそれだけ価格も上がり、一方でイールドが下がります。より小型のチップであれば価格を下げることができるからです。AMDが示唆していたという資料として「Moore’s Low Slows While Cost Contie To Increase」というスライドが掲載されていました。250mm2のダイにおけるイールドあたりのコストを折れ線グラフで示したもので45nmを1とした場合の相対値となっています。45nmから14nmまでは緩やかに上昇し、14nmは45nmの2倍程度のコストとなっていますが、7nmではその上昇幅が加速し、45nmの4倍、14nmの2倍となっています。そしてSemiAccurateが10月29日付けで、AMDが「Rome」世代のEPYCで「8 + 1」のアプローチをとるという記事を掲載していました。この記事によると、「Rome」ではInfinity Fabricの改良と強化が行われるとともに、新たにSystem Controller chipが導入されます。System Controller chipはパッケージに収められている全てのCCXの管理を行う重要な働きを担います。

「Rome」のパッケージの模式図です。「System Controller (14nm, 289mm2)」と記された大型のダイを中心に8つのCPU (7nm, 64mm2)のダイが取り囲むように配置されています。8つのCPUダイと1つのSystem Controller chipのダイで「8 + 1」の構成ということになっています。
1つのCPUダイは8コア/16スレッドで32MBのL3 cacheを搭載している。そして中心のSystem Controller chipとCPUのダイはCore Complex Interface (CCXと略)で接続されています。メモリコントローラやPCI-ExpressコントローラなどのI/Oは全てSystem Controller chipに集約され、最大8chのDDR4対応コントローラ(16枚のメモリで2TBまで対応)、PCI-Expresss 4.0とInfinity Fabric Inter-socket link (IFIS)を兼ねる高速I/Oが配置されています。もう少し詳しく中を見ると、CPUダイとPCIe/IFIS、メモリコントローラはSystem Controller chipの中のInfinity Fabric Scalable Data Favbric Planeと呼ばれる領域に接続され(それぞれを接続するインターフェースとして、CCM (Cache Coherent Master)、CAKE (Coherent AMD Socket Expander)、UMC (Unified Memory Controller (x72 ECC)))があります。SATAやUSB等の従来のサウスブリッジの機能はIO complexと呼ばれる部位が担っていまして、Infinity Fabric Scalable Data Fabric PlaneとはIOMS (I/O Master-Slave) がその間を結んでいます。またPCIe/IFISとIO complexは、Infinity Fabric Scalable Data Fabric PlaneのCAKEに接続する線と分岐する形で、PCIeで接続されているようです。CPUコアとメモリコントローラやPCI-Expressコントローラは別のダイに再び分離され、異なるCPUダイ間の接続やCPUとメモリコントローラは全てSystem Controller chipを介することになる。レイテンシの問題が当然出てくることになり、これらを接続するInfinity Fabricがさらに重要視されるというのはまさにその通りのようです。これの16コア/2ch DDR4メモリコントローラ版も描かれていまして、2つのCPUダイがSystem Controller chipに接続され、やや規模が縮小されたSystem Controller chipからは2ch分のDDR4メモリコントローラが出ています。おそらくはAM4の仕様を意識して描かれたものと思われます。CPUダイの数を4ダイとし、メモリコントローラを4chに増加し、PCI-Expressレーンの本数も増やせばRyzen Threadripperが出来上がりそうにもあります。

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