AMD 第二世代EPYC 合計9ダイ構成?!

「Rome」のパッケージの模式図です。「System Controller (14nm, 289mm2)」と記された大型のダイを中心に8つのCPU (7nm, 64mm2)のダイが取り囲むように配置されています。8つのCPUダイと1つのSystem Controller chipのダイで「8 + 1」の構成ということになっています。
1つのCPUダイは8コア/16スレッドで32MBのL3 cacheを搭載している。そして中心のSystem Controller chipとCPUのダイはCore Complex Interface (CCXと略)で接続されています。メモリコントローラやPCI-ExpressコントローラなどのI/Oは全てSystem Controller chipに集約され、最大8chのDDR4対応コントローラ（16枚のメモリで2TBまで対応）、PCI-Expresss 4.0とInfinity Fabric Inter-socket link (IFIS)を兼ねる高速I/Oが配置されています。もう少し詳しく中を見ると、CPUダイとPCIe/IFIS、メモリコントローラはSystem Controller chipの中のInfinity Fabric Scalable Data Favbric Planeと呼ばれる領域に接続され（それぞれを接続するインターフェースとして、CCM (Cache Coherent Master)、CAKE (Coherent AMD Socket Expander)、UMC (Unified Memory Controller (x72 ECC))）があります。SATAやUSB等の従来のサウスブリッジの機能はIO complexと呼ばれる部位が担っていまして、Infinity Fabric Scalable Data Fabric PlaneとはIOMS (I/O Master-Slave) がその間を結んでいます。またPCIe/IFISとIO complexは、Infinity Fabric Scalable Data Fabric PlaneのCAKEに接続する線と分岐する形で、PCIeで接続されているようです。CPUコアとメモリコントローラやPCI-Expressコントローラは別のダイに再び分離され、異なるCPUダイ間の接続やCPUとメモリコントローラは全てSystem Controller chipを介することになる。レイテンシの問題が当然出てくることになり、これらを接続するInfinity Fabricがさらに重要視されるというのはまさにその通りのようです。これの16コア/2ch DDR4メモリコントローラ版も描かれていまして、2つのCPUダイがSystem Controller chipに接続され、やや規模が縮小されたSystem Controller chipからは2ch分のDDR4メモリコントローラが出ています。おそらくはAM4の仕様を意識して描かれたものと思われます。CPUダイの数を4ダイとし、メモリコントローラを4chに増加し、PCI-Expressレーンの本数も増やせばRyzen Threadripperが出来上がりそうにもあります。