(Source:wccftech)

AMDは非常に興味深いことに取り組んでいるようです。この問題に詳しい情報筋によると、彼らはAMD Milanの15タイル設計に積極的に取り組んでいます。これらのタイルの1つがIOダイである必要があることを考慮すると、Romeの8と比較して14のダイ/タイルを持つ少なくとも1つのMilan製品があることです。AMDの強力なMilanCPU製品には、ローマの9個と比較して15個のタイルがあるといいます。これが、8チャンネルDDR4が最大で10個のCPUダイ（80個のCPUコア）を最適に処理するのに十分な帯域幅しかないこと。これは、CPU側に関しては、8ダイ設計（64 CPUコア）または10ダイ設計のいずれかを見ていることを意味する。IOダイを脇に置いておくと、6タイルまたは4タイルが考慮されません。そうなるとHBMになり、HBMは大幅に高速化できるものの特定の製品がインターポーザーを使用することを意味します。これは、AMDがこの製品をDDR5まで遅らせることを選択しない限り、8 + 6 + 1構成（CPU + HBM + IO）または10 + 4 + 1構成（CPU + HBM + IO）のいずれかを想定していると思われます）。HBMオンボードを使用したインターポーザーベースの設計は、DDRチャネルがボトルネックとならない為、従来のDDRベースのメモリよりもはるかに高速なアクセスと転送速度を提供します。インターコネクト、IO、およびインターポーザーがCPUコアとHBMメモリ間の唯一のボトルネックなので、メモリに大きく依存するアプリケーションの大幅な高速化が実現します。