(Source:techpowerup)
PCI-Express gen 6.0仕様は、バージョン0.5の最初のドラフトの公開により、重要な開発マイルストーンに達しました。これは、gen 6.0がもたらすことを期待している機能と設計変更、およびそのすべての重要な数である帯域幅に関するPCI-SIGメンバーへの重要な指針を提供します。PCIe gen 6.0は、gen 4.0〜64 GT / s（gen 5.0の2倍）でレーンごとの帯域幅を4倍にし、x16構成で256 GB / sの双方向帯域幅を実現します。
この仕様では、新しい物理層の変更も導入されています。PAM4（パルス振幅変調）シグナリングは、世代帯域幅倍増努力の重要な要素であるNRZ（ゼロに戻らない）を置き換えます。それにもかかわらず、PCIe gen 6.0はすべての古い世代のPCIeとの後方互換性を保持しているため、マザーボードのPCIeスロットはまったく変わらない可能性があります。PCIe gen 6.0にはFEC（forward error-correction）も導入されており、PCIe gen 5.0と同様のチャネルごとのリーチがあります。私たちの古い記事Intel独自のCXLでは、帯域幅がgen 4.0の2倍になっていることに加えて、PCIe gen 5.0の主要な機能の概要を説明しています。2021年の完了を目標としていますが、このテクノロジーがエンタープライズコンピューティングセグメントを超えてクライアントに届くまでにはさらに数年かかる可能性があります。PCI-SIGは、2025年までに業界でgen 6.0帯域幅の必要性を予測しています。
