NVIDIAが9月14日、「Turing」のアーキテクチャ詳細情報を解禁しました。「Turing SM」のブロック図も公開されていました。「Turing」のSMには64基のCUDA coreと8基のTensor Core、L1 cache、RT Coreが含まれています。CUDA coreはFP32演算器とINT32演算器から構成されるよう描かれ、16基ずつのFP32, INT32演算器と2基のTensor CoreとWarpスケジューラ、命令発光ユニット、4基のLoad/Storeユニット、Register File等からなるユニットが4つと96KBのL1 cache、RT Coreという構成となります。「Turing」のRT Coreについての詳しい情報も解禁されていました。今までは、「xx70」までの製品は「2」と「4」の2種類のコアで作り出していたが、「Turing」世代では、「TU102」、「TU104」、「TU106」という3種類のコアを用いることになります。

	TU102	TU104	TU106
製造プロセス	12nm FFN	12nm FFN	12nm FFN
ダイサイズ	754mm2	545mm2	445mm2
トランジスタ数	186億	136億	106億
GPC	6	6	3
TPC	36	24	18
SM	72 12 SM/GPC×6	48 8 SM/GPC×6	36 12 SM/GPC×3
Tensor Core	576	384	288
RT Core	72	48	36
FP32 core (CUDA)	4608	3072	2304
INT32 core	4608	3072	2304
ROP	96	64	64
memory interface	384-bit	256-bit	256-bit
L2 cache	6144KB	4096KB	4096KB