AMD 第2世代EPYC「Rome」発表

2019.08.9

AMDは、8月7日に開催されたイベントで、第2世代EPYC「Rome」を発表しました。最大64コアの「Zen 2」を搭載し、CPU chipletは7nmプロセスで製造されます。イベントではデータセンターパートナーや顧客に「Rome」の持つ性能・先進性が示され、新アーキテクチャと最先端の製造プロセスによる実現された記録的な性能と、Total Cost of Ownership (TCO) の25～50％の削減が、様々なワークロードにおいて可能であることが示された。GoogleとTwitterは第2世代EPYCの採用を発表しており、HPEおよびLenovoも今回のイベントともに新プラットフォームを発表してます。第1世代と同様に末尾「P」のモデルは1-way専用モデルで、それ以外は2-wayまで対応する。また全てのモデルがI/OとしてPCI-Express 4.0を128レーン備えます。「Naples」EPYC 7001で使用していた既存のSocketSP3マザーにおいてもBIOS updateにより「Rome」に対応できるもののPCI-Express 4.0の機能を生かす場合は「Rome」に向けたマザーボードが必要になります。メモリは全モデル8ch DDR4-3200対応、Socketあたり最大4TBを搭載できます。既報の通り、「Rome」（EPYC 7002）は「Naples」（EPYC 7001）と構成が劇的に変更されています。「Naples」は4コア×2 CCXの8コアのCPUと2chメモリコントローラ・32レーンのPCI-Express 3.0等のI/Oを備えたダイを4つ搭載することにより32コアを実現しています。「Rome」は7nmのCPU dieと14nmのI/O dieに分離され、CPU dieには「Zen 2」世代の4コア×2 CCXの8コアのCPUコアが、そしてI/O dieには128レーンのPCI-Express 4.0や8chのメモリコントローラ等のI/Oが全て集約されます。CPU dieとI/O dieはinfinity fabricで接続されます。もちろんCPUコアは「Zen 2」に進化しているので、Zen→Zen 2で行われた改良も備わっていて、コア数の向上だけでなく、IPCの向上も図られています。2-way構成時は「Rome」が有する128の高速I/Oのうち、64レーン分を用いて2つのCPUを構成するのは前世代同様です。故に、2-way構成時のPCI-Express 4.0レーン数も基本的には128レーンとなるようです。

Model	Cores	Threads	Base Freq (GHz)	Max Boost Freq (GHz)	Default TDP	L3 Cache (MB)
7742	64	128	2.25	3.4	225w	256
7702	64	128	2	3.35	200w	256
7702P	64	128	2	3.35	200w	256
7642	48	96	2.3	3.3	225w	256
7552	48	96	2.2	3.3	200w	192
7542	32	64	2.9	3.4	225w	128
7502	32	64	2.5	3.35	180w	128
7502P	32	64	2.5	3.35	180w	128
7452	32	64	2.35	3.35	155w	128
7402	24	48	2.8	3.35	180w	128
7402P	24	48	2.8	3.35	180w	128
7352	24	48	2.3	3.2	155w	128
7302	16	32	3	3.3	155w	128
7302P	16	32	3	3.3	155w	128
7282	16	32	2.8	3.2	120w	64
7272	12	24	2.9	3.2	120w	64
7262	8	16	3.2	3.4	155w	128
7252	8	16	3.1	3.2	120w	64
7232P	8	16	3.1	3.2	120w	32