RambusがPCIe 6.0を発表: 次世代の高性能データセンターとAI ソリューションを強化

2022.10.25

Rambusは、次世代データセンターおよびAIソリューションに登場する最新のPCIe 6.0インターフェイスサブシステムを発表しました。

Rambusが高性能データセンターおよび AI SoC向けのPCIe 6.0インターフェイスサブシステムを提供

プレスリリース:データの高速化と安全化を実現する一流のチップおよびシリコン IP プロバイダーである Rambus Inc. (NASDAQ: RMBS) は本日、PHY とコントローラー IP で構成される PCI Express® (PCIe®) 6.0 インターフェイスサブシステムの提供を発表しました。Rambus PCIe Express 6.0 PHY は、Compute Express Link (CXL) 仕様の最新バージョンであるバージョン 3.0 もサポートしています。

「AI/ML とデータ集約型ワークロードの急速な進歩により、これまで以上に高いレベルのパフォーマンスを必要とするデータセンターアーキテクチャが継続的に進化しています。「Rambus PCIe 6.0 インターフェイスサブシステムは、クラス最高のレイテンシ、電力、面積、およびセキュリティを備えた次世代データセンターのパフォーマンス要件をサポートします。」

Rambus PCIe 6.0インターフェイスサブシステムは、最大64ギガ転送/秒 (GT/s) のデータレートを提供し、高度な異種コンピューティングアーキテクチャのニーズを満たすように完全に最適化されています。サブシステム内で、PCIe コントローラーは、PCIe リンクとそれらを介して転送される貴重なデータを保護する専用の Integrity and Data Encryption (IDE) エンジンを備えています。PHY 側では、CXL 3.0 の完全なサポートが利用可能であり、キャッシュコヒーレントメモリの共有、拡張、およびプーリングのためのチップレベルのソリューションを可能にします。

PCI Express レイヤー

最新の PCI Express 6.0 (64 GT/s)、5.0 (32 GT/s)、4.0 (16 GT/s)、3.1/3.0 (8 GT/s)、PIPE 6.x (8、16、 32、64、および 128 ビット) 仕様
SerDes アーキテクチャ PIPE 10b/20b/40b/80b 幅をサポート
オリジナルPIPE 8b/16b/32b/64b/128b幅対応
PCI-SIG Single-Root I/O Virtualization (SR-IOV) 仕様に準拠
FLIT および非 FLIT モードで複数の仮想チャネル (VC) をサポート
エンドポイント、ルートポート、デュアルモード、スイッチポート構成をサポート
PCIe 6.0 から PCIe 1.0 の速度をサポート
前方誤り訂正 (FEC) をサポート – 低遅延のための軽量アルゴリズム
L0p 低電力モードをサポート
データパスの最大 4 ビットパリティ保護
クロックゲーティングとパワーゲーティングをサポート
RAS 機能には、LTSSM タイマーのオーバーライド、ACK/NAK/Replay/UpdateFC タイマーのオーバーライド、スクランブル解除された PIPE インターフェースアクセス、Rx および Tx パスでのエラー挿入、詳細なステータスの回復などが含まれており、ミッションクリティカルな SoC でIPの安全で信頼性の高い展開を可能にします。

IDC の Computing Semiconductors 担当リサーチバイスプレジデントである Shane Rau は、次のように述べています。「新しいデータセンターアーキテクチャをサポートするチップ企業の数が増えるにつれて、高性能インターフェイス IP ソリューションへのアクセスがエコシステムを実現するための鍵となるでしょう。」

Rambus PCIe 6.0 インターフェイスサブシステムの主な機能は次のとおりです。