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Intel Meteor Lake CPU は、 Arc グラフィックス タイルを大幅に強化する最新の Adamantine L4 キャッシュを搭載した最初の製品です。

Intel Meteor Lake は、Adamantine L4 キャッシュを取得して Arc Xe-LPG グラフィックス パフォーマンスを向上

数週間前、Intel が次期第 14 世代 Meteor Lake CPU に新しい ADM L4 キャッシュを実装する作業を進めていると報告されました。新しいキャッシュは数 MB の容量で提供され、 Meteor Lake GPU の多くのタイルの 1 つであるグラフィックス タイルに搭載されている Arc Xe-LPG GPU を主な対象としています。

Intel が 2020 年に公開した特許では、Adamantine L4 キャッシュがベース タイルに配置され、インターポーザーの残りの IP とタイルにアクセスできることが言及されています。この設計は、モビリティ プラットフォームをターゲットとする Meteor Lake-M および Meteor Lake-P チップで十分に活用されます。

Coelacanth-Dream は、 Intel Arc Xe-LPG GPU が Adamantine L4 キャッシュの主な恩恵を受ける理由についても説明しています。Phoronixによって発見された最近のパッチでは、以前の設計とは異なり、Intel Meteor Lake GPU は、以前は CPU と GPU の両方で共有されていたチップ上の LLC を利用できないことが明らかになりました。そのため、Adamantine L4 キャッシュは、グラフィック ワークロードで Meteor Lake チップのパフォーマンスを支援するために大きな役割を果たします。

Adamantine L4 キャッシュは、Redwood Cove (P コア) と Crestmont (E コア) のハイブリッド構成で構成される Compute Title (CPU コア) でも使用できるため、起動時間が短縮され、全体的に低くなる可能性があります。プライマリ DRAM へのデータの移動と比較したレイテンシ。特許には次のように記載されています。

次世代のクライアント SoC アーキテクチャでは、大規模なオンパッケージ キャッシュが導入される可能性があり、これにより新しい用途が可能になります。L4 (「Adamantine」または「ADM」など) キャッシュのアクセス時間は、ホスト CPU とセキュリティ コントローラの通信を改善するために使用される DRAM アクセス時間よりもはるかに短い場合があります。実施形態は、ブート最適化の革新を保護するのに役立ちます。リセット時に事前に初期化されたメモリが大きいハイエンド シリコンには付加価値があり、収益の増加につながる可能性があります。また、リセット時にメモリを利用できるようにすることで、従来の BIOS の想定を無効にし、ファームウェア ステージ (CPU リセット前のステージ、IBBL ステージ、IBB ステージなど) を減らして高速で効率的な BIOS ソリューションを作成し、Automotive IVI ( – 車両インフォテインメント (例: 2 秒以内にリアビュー カメラをオンにする)、家庭用および産業用ロボットなど。

-Intel Patent (Early Platform Hardening Technology For Slimmer And Faster Boot)

噂として、Moore’s Law is Dead は、 Intel が Meteor Lake CPU と Battlemage GPU の両方で使用している Adamantine L4 キャッシュを指摘しています。現在の Meteor Lake チップには 128 ～ 512 MB の Adamantine L4 キャッシュが装備されていますが、GB に拡張できることが言及されています。Intel がグラフィックス パフォーマンスを向上させたい場合、L4 キャッシュは時代の流れに沿っています。競合他社もRyzen 8000 Strix APUなどの今後の製品に独自のオンダイ キャッシュを実装する予定だからです。

Intel 第 14 世代 Meteor Lake CPU は、2023 年後半にラップトップに最初に登場する予定です。また、Chipzilla が最初のデスクトップ パーツをクライアントや OEM にサンプリングしているという報告もあります。

Intel Mobility CPU Lineup

CPU FAMILY	ARROW LAKE	METEOR LAKE	RAPTOR LAKE	ALDER LAKE
Process Node (CPU Tile)	Intel 20A '5nm EUV"	Intel 4 '7nm EUV'	Intel 7 '10nm ESF'	Intel 7 '10nm ESF'
Process Node (GPU Tile)	TSMC 3nm	TSMC 5nm	Intel 7 '10nm ESF'	Intel 7 '10nm ESF'
CPU Architecture	Hybrid (Four-Core)	Hybrid (Triple-Core)	Hybrid (Dual-Core)	Hybrid (Dual-Core)
P-Core Architecture	Lion Cove	Redwood Cove	Raptor Cove	Golden Cove
E-Core Architecture	Skymont	Crestmont	Gracemont	Gracemont
Top Configuration	TBD	6+8 (H-Series)	6+8 (H-Series) 8+16 (HX-Series)	6+8 (H-Series) 8+8 (HX-Series)
Max Cores / Threads	TBD	14/20	14/20	14/20
Planned Lineup	H/P/U Series	H/P/U Series	H/P/U Series	H/P/U Series
GPU Architecture	Xe2 Battlemage 'Xe-LPG' or Xe3 Celestial "Xe-LPG"	Xe-LPG 'Xe-MTL'	Iris Xe (Gen 12)	Iris Xe (Gen 12)
GPU Execution Units	192 EUs (1024 Cores)?	128 EUs (1024 Cores)	96 EUs (768 Cores)	96 EUs (768 Cores)
Memory Support	TBD	DDR5-5600 LPDDR5-7400 LPDDR5X - 7400+	DDR5-5200 LPDDR5-5200 LPDDR5-6400	DDR5-4800 LPDDR5-5200 LPDDR5X-4267
Memory Capacity (Max)	TBD	96 GB	64 GB	64 GB
Thunderbolt 4 Ports	TBD	4	4	4
WiFi Capability	TBD	WiFi 6E	WiFi 6E	WiFi 6E
TDP	TBD	15-45W	15-55W	15-55W
Launch	2H 2024?	2H 2023	1H 2023	1H 2022

(Source:wccftech)